各製程可違反之設計規範驗證說明頁

本頁列出各製程，製程廠提供DRC command file會遇到的問題。為因應製程原廠日趨嚴格的設計規範驗證(Design Rules Check, DRC)要求，敬請各位使用者配合晶片中心相關作業，以協助使用者提升晶片製作之成功率。

敬請各位使用者若有因設計考慮或設計限制，而需違反任一Design Rule時，包含使用電感或其他設計因素造成金屬密度不足的DRC問題，請在下線申請截止前連絡各製程負責工程師，並利用E-Mail傳送"晶片製作需違反DRC申請表"給各製程負責工程師；請在該申請表與設計內容電子檔內詳細說明必須違反之DRC項目，及必須違反該DRC的原因及佈局截圖等可供參考之資訊，晶片中心之製程工程師將與製程原廠聯繫，協助確認是否可以受理使用者提出之DRC違反項目。

請特別留意：
1.若未繳交"晶片製作需違反DRC申請表"或是在設計內容電子檔中未說明特殊需求而出現DRC錯誤，將視為違反DRC rule，而影響下線權益。
2.並非每個DRC錯誤需求皆會被晶圓廠接受，請自行評估未被晶圓廠接受而造成案件無法被TSRI受理與製作之風險。

編號	製程名稱	檔案下載
1	D35, TSMC 0.35 um Mixed-Signal 2P4M Polycide 3.3/5V	下載
2	T18, TSMC 0.18 um CMOS Mixed Signal RF General Purpose Standard Process FSG Al 1P6M 1.8&3.3V	下載
3	T25HVG2, TSMC 0.25UM CMOS HIGH VOLTAGE MIXED SIGNAL GENERAL PURPOSE IIA BASED BCD 1P5M SALICIDE NBL EPI AL USG 2.5/5/7/12/20/24/40/45/60V, VG2.5/5/12V	下載
4	U18, UMC 0.18um Mixed-Mode and RFCMOS 1.8V/3.3V 1P6M Metal Metal Capacitor Process	下載
5	TN90GUTM, TSMC 90NM CMOS Mixed Signal RF General Purpose	下載
6	T18HVG2, TSMC 0.18UM CMOS HIGH VOLTAGE MIXED SIGNAL BASED GENERATION II BCD 1P6M SALICIDE AL_FSG 1.8/5/6/7/8/12/16/20/24/29/36/45/55/65/70V/VG1.8/5V AND 5/6/7/8/12/16/20/24/29/36/45/55/65/70V/VG5V	下載
7	TN40G, TSMC 45 nm CMOS LOGIC General Purpose Superb (40G) ELK Cu 1P10M 0.9/2.5V	下載